在FPGA領(lǐng)域，商業(yè)工具長期壟斷架構(gòu)設(shè)計與驗證的「解釋權(quán)」。而來自多倫多大學(xué)的VTR-Verilog-to-Routing項目，以開源代碼掀開了FPGA的「黑盒子」，讓任何人都能探索從電路設(shè)計到布線算法的全鏈路自由。

一、VTR是什么？——FPGA架構(gòu)的「科學(xué)實驗平臺」

項目地址：

https://github.com/verilog-to-routing/vtr-verilog-to-routing

https://verilogtorouting.org/

項目定位：

VTR 是一個全球協(xié)作的開源項目，旨在為 FPGA 架構(gòu)和 CAD 研究提供一個完整的設(shè)計流程框架。該項目由多所高校和企業(yè)共同開發(fā)，包括多倫多大學(xué)、新不倫瑞克大學(xué)、加州大學(xué)伯克利分校、谷歌、英特爾等。VTR 的設(shè)計流程以 Verilog 描述的數(shù)字電路和目標(biāo) FPGA 架構(gòu)描述為輸入，經(jīng)過一系列處理，生成 FPGA 的速度和面積等性能指標(biāo).

支持從Verilog代碼→邏輯綜合→布局布線→時序分析的完整流程

獨特能力：允許自定義FPGA架構(gòu)參數(shù)（如LUT大小、布線資源等），實現(xiàn)“虛擬FPGA”仿真

技術(shù)棧亮點：

架構(gòu)探索：可模擬Xilinx/Altera未公開的底層硬件結(jié)構(gòu)

算法競技場：集成VPR（Versatile Place and Route）布局布線引擎

產(chǎn)學(xué)研橋梁：已被Intel PSG、Cornell等用于下一代FPGA預(yù)研

VTR 的設(shè)計流程

VTR 的設(shè)計流程包括以下主要階段：

前端綜合與部分映射（Parmys）：將 Verilog 代碼轉(zhuǎn)換為中間表示，并進(jìn)行初步優(yōu)化。

邏輯優(yōu)化與技術(shù)映射（ABC）：對電路進(jìn)行邏輯優(yōu)化，并映射到目標(biāo)技術(shù)庫。

打包、布局、布線與時序分析（VPR）：將邏輯塊打包、在 FPGA 上進(jìn)行布局和布線，并進(jìn)行時序分析，評估設(shè)計的性能。

此外，VTR 還支持生成用于編程某些商用 FPGA 的比特流信息（通過 Symbiflow 項目），并包含一套已知可與設(shè)計流程配合使用的基準(zhǔn)設(shè)計。

VTR 的應(yīng)用場景

VTR 作為一個靈活的開源工具，廣泛應(yīng)用于以下領(lǐng)域：

FPGA 架構(gòu)研究：探索新型 FPGA 架構(gòu)的性能和可行性。

CAD 算法開發(fā)：開發(fā)和測試新的綜合、布局、布線算法。

教育教學(xué)：作為教學(xué)工具，幫助學(xué)生理解 FPGA 設(shè)計流程。

開源硬件項目：支持開源硬件社區(qū)的 FPGA 設(shè)計需求。

學(xué)習(xí)資源

VTR官方教程

https://docs.verilogtorouting.org/en/latest/

硬件推薦：

低成本實驗：Lattice ICE40UP5K（VTR已支持）

總結(jié)

隨著 FPGA 技術(shù)的不斷發(fā)展，VTR 項目也在持續(xù)進(jìn)化，最新版本 VTR 9 引入了更多功能和優(yōu)化，支持更廣泛的 FPGA 架構(gòu)探索。未來，VTR 將繼續(xù)致力于推動開源 FPGA 設(shè)計工具的發(fā)展，降低硬件設(shè)計的門檻，促進(jìn)創(chuàng)新和研究。

“當(dāng)FPGA變成可編程的「樂高積木」，芯片創(chuàng)新的權(quán)力不再屬于巨頭實驗室里的少數(shù)人。VTR項目的意義，不僅在于它貢獻(xiàn)了20萬行代碼，更在于它證明了一件事：在算力為王的時代，開放的架構(gòu)，才是最快的架構(gòu)。”

通過 VTR 項目，研究人員和開發(fā)者可以深入探索 FPGA 的設(shè)計與實現(xiàn)，推動硬件設(shè)計的創(chuàng)新與發(fā)展。無論是硬件設(shè)計的新手，還是經(jīng)驗豐富的工程師，VTR 都是不可或缺的工具。